1
Как протестировать собственный контроллер памяти SDRAM на FPGA
Разработка контроллера SDRAM — это не только описание логики на VHDL, но ещё и борьба с таймингами и ограничениями отладочной платы. Всё же статического моделирования часто недостаточно для выявления ошибок в реальном кремнии.
Архитектура тестовой системы требует механизмов контроля целостности данных и обнаружения сбоев в реальном времени. Анализ пропускной способности при потоковой записи позволяет определить потолок быстродействия.
Сравним результаты измерений при разных настройках и оценим снимки сигналов из логического анализатора.